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初期のMC6800ぐらいでしかダイナミック回路は使用していないはずです。また、DRAMの保持時間が1ms以上あることなどからダイナミック構造がクロック下限の原因とは考えにくいです。
恐らくチップ内部で、クロックが遅くなると同期回路の動作は遅くなるため、速度の変わらない非同期回路との信号の受け渡しでどこか、ホールドタイムが足りなくなってしまい誤動作するのだと思います。
他社は不明ですが私の知る限り、uPD780Cでは内部にラッチなどの非同期回路があり、uPD70008ではFFによる完全同期設計と聞いています。