PLLシンセサイザ(その9)
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PLLシンセサイザの続きです。
間があいてしまったので今困っていることをまとめてみます。
- 基準周波数を下げると不安定になる
100kHzではいいが一般的な10kHzにすると安定しない - 出力周波数を下げると不安定になる
1MHz付近まで下げると安定しない - ロック検出をどうするか
1.と2.はループフィルタ問題だと思われるので本を読み漁っているのですが......
学生時代は制御研究室にいたこともあってフィードバック制御は馴染みではあるのですが、PLL回路には位相比較器とかVCOなどの見慣れないものが含まれています。本を頼りに求めてみたのですがどうも桁が違っているようで、何かを勘違いしているのかもしれません。
じっくり本は読み直すことにして、勝手のわかるフィルタ部分だけ先に求めてみます。
実験に使っているのは以下のラグ・リード・フィルタです。